PSDK QNX API Guide
Macros
sciclient_fmwMsgParams.h File Reference
SCIClient Driver » Sciclient Message Parameter IDs

This file contains the definition of all the parameter IDs for PM, RM, Security. More...

#include <stdint.h>
#include <ti/csl/soc.h>
#include <ti/drv/sciclient/soc/sysfw/include/j784s4/tisci_devices.h>
#include <ti/drv/sciclient/soc/sysfw/include/j784s4/tisci_clocks.h>

Go to the source code of this file.

Macros

#define TISCI_PARAM_UNDEF   (0xFFFFFFFFU)
 
Sciclient Firmware ABI revisions

ABI revisions for compatibility check.

#define SCICLIENT_FIRMWARE_ABI_MAJOR   (4U)
 
#define SCICLIENT_FIRMWARE_ABI_MINOR   (0U)
 
Sciclient Context Ids

Context IDs for Sciclient_ConfigPrms_t .

#define SCICLIENT_CONTEXT_R5_NONSEC_0   (0U)
 
#define SCICLIENT_CONTEXT_R5_SEC_0   (1U)
 
#define SCICLIENT_CONTEXT_R5_NONSEC_1   (2U)
 
#define SCICLIENT_CONTEXT_R5_SEC_1   (3U)
 
#define SCICLIENT_CONTEXT_A72_SEC_0   (4U)
 
#define SCICLIENT_CONTEXT_A72_SEC_1   (5U)
 
#define SCICLIENT_CONTEXT_A72_NONSEC_0   (6U)
 
#define SCICLIENT_CONTEXT_A72_NONSEC_1   (7U)
 
#define SCICLIENT_CONTEXT_A72_NONSEC_2   (8U)
 
#define SCICLIENT_CONTEXT_A72_NONSEC_3   (9U)
 
#define SCICLIENT_CONTEXT_A72_NONSEC_4   (10U)
 
#define SCICLIENT_CONTEXT_A72_NONSEC_5   (11U)
 
#define SCICLIENT_CONTEXT_C7X_SEC_0   (12U)
 
#define SCICLIENT_CONTEXT_C7X_NONSEC_0   (13U)
 
#define SCICLIENT_CONTEXT_C7X_SEC_1   (14U)
 
#define SCICLIENT_CONTEXT_C7X_NONSEC_1   (15U)
 
#define SCICLIENT_CONTEXT_C7X_SEC_2   (16U)
 
#define SCICLIENT_CONTEXT_C7X_NONSEC_2   (17U)
 
#define SCICLIENT_CONTEXT_C7X_SEC_3   (18U)
 
#define SCICLIENT_CONTEXT_C7X_NONSEC_3   (19U)
 
#define SCICLIENT_CONTEXT_GPU_NONSEC_0   (20U)
 
#define SCICLIENT_CONTEXT_MAIN_0_R5_NONSEC_0   (21U)
 
#define SCICLIENT_CONTEXT_MAIN_0_R5_SEC_0   (22U)
 
#define SCICLIENT_CONTEXT_MAIN_0_R5_NONSEC_1   (23U)
 
#define SCICLIENT_CONTEXT_MAIN_0_R5_SEC_1   (24U)
 
#define SCICLIENT_CONTEXT_MAIN_1_R5_NONSEC_0   (25U)
 
#define SCICLIENT_CONTEXT_MAIN_1_R5_SEC_0   (26U)
 
#define SCICLIENT_CONTEXT_MAIN_1_R5_NONSEC_1   (27U)
 
#define SCICLIENT_CONTEXT_MAIN_1_R5_SEC_1   (28U)
 
#define SCICLIENT_CONTEXT_MAIN_2_R5_NONSEC_0   (29U)
 
#define SCICLIENT_CONTEXT_MAIN_2_R5_SEC_0   (30U)
 
#define SCICLIENT_CONTEXT_MAIN_2_R5_NONSEC_1   (31U)
 
#define SCICLIENT_CONTEXT_MAIN_2_R5_SEC_1   (32U)
 
#define SCICLIENT_CONTEXT_MAX_NUM   (33U)
 
Sciclient Processor Ids

Processor IDs for the Processor Boot Configuration APIs.

#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS0_CORE0_0   (0x20U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS0_CORE1_0   (0x21U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS0_CORE2_0   (0x22U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS0_CORE3_0   (0x23U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS1_CORE0_0   (0x24U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS1_CORE1_0   (0x25U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS1_CORE2_0   (0x26U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_A72SS1_CORE3_0   (0x27U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_C71SS0_CORE0_0   (0x30U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_C71SS1_CORE0_0   (0x31U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_C71SS2_CORE0_0   (0x32U)
 
#define SCICLIENT_PROC_ID_COMPUTE_CLUSTER_J7AHP0_C71SS3_CORE0_0   (0x33U)
 
#define SCICLIENT_PROC_ID_MCU_R5FSS0_CORE0   (0x01U)
 
#define SCICLIENT_PROC_ID_MCU_R5FSS0_CORE1   (0x02U)
 
#define SCICLIENT_PROC_ID_R5FSS0_CORE0   (0x06U)
 
#define SCICLIENT_PROC_ID_R5FSS0_CORE1   (0x07U)
 
#define SCICLIENT_PROC_ID_R5FSS1_CORE0   (0x08U)
 
#define SCICLIENT_PROC_ID_R5FSS1_CORE1   (0x09U)
 
#define SCICLIENT_PROC_ID_R5FSS2_CORE0   (0x0AU)
 
#define SCICLIENT_PROC_ID_R5FSS2_CORE1   (0x0BU)
 
#define SCICLIENT_PROC_ID_WKUP_HSM0   (0x80U)
 
#define SCICLIENT_SOC_NUM_PROCESSORS   (0x15U)
 
#define TISCI_MSG_VALUE_RM_NULL_RING_TYPE   (0xFFFFu)
 
#define TISCI_MSG_VALUE_RM_NULL_RING_INDEX   (0xFFFFFFFFu)
 
#define TISCI_MSG_VALUE_RM_NULL_RING_ADDR   (0xFFFFFFFFu)
 
#define TISCI_MSG_VALUE_RM_NULL_RING_COUNT   (0xFFFFFFFFu)
 
#define TISCI_MSG_VALUE_RM_NULL_RING_MODE   (0xFFu)
 
#define TISCI_MSG_VALUE_RM_NULL_RING_SIZE   (0xFFu)
 
#define TISCI_MSG_VALUE_RM_NULL_ORDER_ID   (0xFFu)
 
#define TISCI_MSG_VALUE_RM_UDMAP_NULL_CH_TYPE   (0xFFu)
 
#define TISCI_MSG_VALUE_RM_UDMAP_NULL_CH_INDEX   (0xFFFFFFFFu)
 
Power Management Clock IDs Module Wise

Power Management Module Clock IDs for individual modules.

#define TISCI_ISC_CC_ID   (160U)
 Special ISC ID to refer to compute cluster privid registers. More...
 
IRQ source index start

Start offset of IRQ source index.

#define TISCI_RINGACC0_OES_IRQ_SRC_IDX_START   (0U)
 
#define TISCI_RINGACC0_MON_IRQ_SRC_IDX_START   (1024U)
 
#define TISCI_RINGACC0_EOES_IRQ_SRC_IDX_START   (2048U)
 
#define TISCI_UDMAP0_TX_OES_IRQ_SRC_IDX_START   (0U)
 
#define TISCI_UDMAP0_TX_EOES_IRQ_SRC_IDX_START   (512U)
 
#define TISCI_UDMAP0_RX_OES_IRQ_SRC_IDX_START   (1024U)
 
#define TISCI_UDMAP0_RX_EOES_IRQ_SRC_IDX_START   (1152U)
 
#define TISCI_UDMAP0_RX_FLOW_EOES_IRQ_SRC_IDX_START   (1280U)
 
#define TISCI_BCDMA0_BC_EOES_IRQ_SRC_IDX_START   (0U)
 
#define TISCI_BCDMA0_BC_DC_OES_IRQ_SRC_IDX_START   (512U)
 
#define TISCI_BCDMA0_BC_RC_OES_IRQ_SRC_IDX_START   (1024U)
 
#define TISCI_BCDMA0_TX_EOES_IRQ_SRC_IDX_START   (1536U)
 
#define TISCI_BCDMA0_TX_DC_OES_IRQ_SRC_IDX_START   (2048U)
 
#define TISCI_BCDMA0_TX_RC_OES_IRQ_SRC_IDX_START   (2560U)
 
#define TISCI_BCDMA0_RX_EOES_IRQ_SRC_IDX_START   (3072U)
 
#define TISCI_BCDMA0_RX_DC_OES_IRQ_SRC_IDX_START   (3584U)
 
#define TISCI_BCDMA0_RX_RC_OES_IRQ_SRC_IDX_START   (4096U)
 
#define SCICLIENT_C7X_NON_SECURE_INTERRUPT_NUM   (9U)
 
#define SCICLIENT_C7X_SECURE_INTERRUPT_NUM   (10U)
 
#define SCICLIENT_C7X_0_0_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_177)
 
#define SCICLIENT_C7X_0_1_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_179)
 
#define SCICLIENT_C7X_1_0_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_181)
 
#define SCICLIENT_C7X_1_1_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_183)
 
#define SCICLIENT_C7X_2_0_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_185)
 
#define SCICLIENT_C7X_2_1_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_187)
 
#define SCICLIENT_C7X_3_0_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_189)
 
#define SCICLIENT_C7X_3_1_CLEC_EVENT_IN   (CSLR_COMPUTE_CLUSTER0_CLEC_SOC_EVENTS_IN_NAVSS0_INTR_0_OUTL_INTR_191)
 
MCU Pulsar IDs

MCU Device CPU IDs.

#define SCICLIENT_DEV_MCU_R5FSS0_CORE0   (TISCI_DEV_MCU_R5FSS0_CORE0)
 
#define SCICLIENT_DEV_MCU_R5FSS0_CORE1   (TISCI_DEV_MCU_R5FSS0_CORE1)
 
MCU Pulsar Processor IDs

MCU Device Processor IDs.

#define SCICLIENT_DEV_MCU_R5FSS0_CORE0_PROCID    (SCICLIENT_PROC_ID_MCU_R5FSS0_CORE0)
 
#define SCICLIENT_DEV_MCU_R5FSS0_CORE1_PROCID    (SCICLIENT_PROC_ID_MCU_R5FSS0_CORE1)
 
#define SCICLIENT_ALLOWED_BOARDCFG_BASE_START   (CSL_MCU_MSRAM_1MB0_RAM_BASE)
 
#define SCICLIENT_ALLOWED_BOARDCFG_BASE_END   (CSL_MCU_MSRAM_1MB0_RAM_BASE + CSL_MCU_MSRAM_1MB0_RAM_SIZE)
 

Detailed Description

This file contains the definition of all the parameter IDs for PM, RM, Security.